Differential (ECL) fanout buffers, clock drivers and signal drivers., Seria układów logicznych = HSTL, LVDS, PECL, Funkcja logiczna = Sterownik zegara, Typ sygnału wejściowego = HSTL, LVDS, PECL, Poziom logiczny wyjścia = HSTL, Liczba wejść zegarowych = 2
Ta witryna używa ciasteczek (cookies), dzięki którym może służyć Państwu lepiej - polityka plików cookies.